Entwicklung effizienter 3D integrierter DRAM Subsystem-Architekturen mittels detaillierter Entwurfsraumexploration und Modellierung

• Antragsteller: Professor Dr.-Ing. Norbert Wehn
• Fachliche Zuordnung: Rechnerarchitektur, eingebettete und massiv parallele Systeme
• Förderung: Förderung von 2013 bis 2019
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 248750294

Die Fortschritte auf dem Gebiet des 3D-Stackings von mikroelektronischen Systemen ermöglichen die zuverlässige und kostengünstige Höherintegration von Integrierten Systemen in einem Chipgehäuse. Mit der Möglichkeit, Integrierte Schaltungen unterschiedlicher Technologien und Funktionen räumlich und funktional auf verschiedenen Ebenen eng zu integrieren, eröffnet sich unter anderem auch ein sehr energieeffizienter Ausweg aus dem "Memory/Prozessor Gap" durch die 3D-Integration skalierbarer DRAM-Speicher mit sehr hoher Kommunikationsbandbreite mit der entsprechenden Logik (z.B. Speicherkontroller). Damit ermöglicht die 3D Integration von DRAM-Speicher mit MPSoCs eine deutliche Steigerung der Energieeffizienz und der effektiven Speicherbandbreite. Aber dies ist nur der Startpunkt für eine komplette Revision des Speichersubsystems von MPSoCs unter Berücksichtigung der 3D Integration. D. h. DRAM Architekturen, deren Schnittstellen und Speicherkontroller müssen von Grund auf neu untersucht werden um größere Bandbreite, bessere Energieeffizienz, geringere System-Latenz, höhere Speicherpackungsdichte und verbesserte Skalierbarkeit als beim gegenwärtigen Stand der Technik zu erreichen. Der Entwurfsraum des 3D-DRAM Speichersubsystems ist aber vergleichsweise sehr groß, da dieser den 3D-DRAM Kubus, die Schnittstellen und den Speicherkontroller miteinschließt. Eine systematische Entwurfsraumexploration mit entsprechenden Metriken führt zu optimalen Konfigurationsparametern des Speichersubsystems. Nach bestem Wissen existieren keine Untersuchungen oder Veröffentlichungen, welche 3D-DRAMs, deren Schnittstellen und Speicherkontroller gemeinsam optimieren. Somit ist die Zielsetzung dieses Projektantrags die gemeinsame Optimierung von Speicherkontroller, den Schnittstellen und dem 3D-DRAM Kubus mit speziellem Fokus auf die Anforderungen und Randbedingungen von Mobile Computing Systemen.

• DFG-Verfahren: Sachbeihilfen