AMoC: Adaptive Multiprocessor on Chip

• Antragsteller: Professor Dr. Christophe Bobda
• Fachliche Zuordnung: Rechnerarchitektur, eingebettete und massiv parallele Systeme
• Förderung: Förderung von 2009 bis 2012
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 113212753

In diesem Projekt soll ein Beitrag zum automatisierten Entwurf von Multiprozessorsystemen auf dynamisch rekonfigurierbaren Chips, insbesondere auf FPGA-basierten Architekturen geleistet werden. Ebenso soll die Einsatzmöglichkeit solcher Architekturen in leistungsstarken und zeitkritischen Anwendungen untersucht werden. Dafür sollen Modelle und Methoden untersucht und entwickelt werden, die die Erzeugung effizienter, anwendungsspezifischer, adaptiver und paralleler Hardwareinfrastrukturen erleichtern sollen. Im Bereich der Hardwareinfrastruktur soll die Kommunikation unter den Modulen durch ein flexibles Kommunikationsnetzwerk erfolgen, welches die Zustellung von Nachrichten trotz Veränderung der Modulplatzierungen auf dem Chip gewährleisten kann. Ebenso sollen integrierte Kommunikationsmodelle und Protokolle entwickelt werden, die einerseits die Effizienz der Kommunikation gewährleisten sollen und anderseits dem Benutzer eine komfortable Schnittstelle anbieten. Eine semi-automatische Paralellisierung soll mit Hilfe von Benutzer interaktionen aus einer in C/C++ beschriebenen Anwendung eine Menge von virtuellen, mit Codesegmenten versehenen, Prozessen generieren. Die virtuellen Prozessoren sollen später auf eine physikalische Struktur, bestehend aus reellen Prozessoren und dedizierten Hardwarebeschleunigern, abgebildet werden. Die Abbildung soll in zwei Schritten auf FPGAs erfolgen. Zuerst erfolgt das Mapping der Hardwareinfrastruktur auf die FPGA-Ressourcen und anschließend wird die Anwendung auf die Hardwareinfrastruktur verteilt. Mit Hilfe der dynamischen und partiellen Rekonfiguration soll die Hardwareinfrastruktur adaptiv gestaltet werden, indem Teile der Anwendung zur Laufzeit dynamisch ausgelagert werden. Gleichzeitig wird durch Veränderung der Kommunikationswege die physikalische Topologie der parallelen Infrastruktur der virtuellen Anwendungs topologie angepasst. Die entwickelten Methoden werden durch Anwendungen in den Bereichen Matrizenzerlegung, insbesondere Singularwertzerlegung und Video-Streaming demonstriert.

• DFG-Verfahren: Sachbeihilfen