Co-Design of Massively Parallel Embedded Processor Architectures

• Antragstellerinnen / Antragsteller: Professorin Dr.-Ing. Renate Ruth Merker; Professor Dr.-Ing. Jürgen Teich
• Fachliche Zuordnung: Rechnerarchitektur, eingebettete und massiv parallele Systeme
• Förderung: Förderung von 2005 bis 2011
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 5441152

Das Projekt beschäftigt sich mit der systematischen a) Abbildung, b) Evaluation und c) Exploration von massiv parallelen Prozessorarchitekturen, die für spezielle Anwendungen im Bereich von Eingebetteten Computern entwickelt werden. Die zu untersuchende Klasse von Computerarchitekturen besteht aus massiv parallel vernetzten Prozessorelementen, die durch heutige Hardwaretechnologie in einem einzigen Chip (SoC System on a Chip) integriert werden können. Existierende Ansätze zur Abbildung von berechnungsintensiven Algorithmen auf parallele Architekturen betrachten entweder die Implementierung in dedizierter Hardware oder die Implementierung auf einem gegebenen Supercomputer. Zwischen diesen beiden Extremen werden zunehmend mehr und mehr Zwischenlösungen entwickelt, angefangen bei fein-granularen FPGAs (Field Programmable Gate Array) bis zu grob-granularen Prozessorfeldern, wie z. B. die PACT XPP, Quicksilvers ACM, Bresca von Silicon Hive (Philips), NSC NAPA-1000 und viele weitere. Um alle technologischen Leistungsmerkmale und die unterschiedlichen Ebenen von Parallelismus nutzen können, verbleibt die Frage, wie diese feldartigen Prozessorarchitekturen effizient programmiert werden können. Nach Moores Gesetz dauert die Tatsache an, dass die Schere zwischen Technologie und Abbildungseffizienz stetig weiter auseinander klafft (s.Abb. 1). Hier werden flexiblere und generischere Werkzeuge benötigt, die einfach auf eine bestimmte Architektur retargiert werden können. Um das Redesign einer Architektur wegen unvorhergesehener Ineffizienzen zu vermeiden, ist eine Methodik wünschenswert, die eine ganze Klasse von Architekturen und Abbildungen berücksichtigt. Diese sollte a) früh im Entwurfsprozess und b) nicht nur für eine bestimmte Architektur zur Verfügung stehen. Unter der Kurzbezeichnung CoMap versuchen wir die Hauptaspekte unseres Forschungsantrags zusammenzufassen, deren Hauptziel ist die Bereitstellung eines Co-Entwurfs im Sinne vom gleichzeitigen Entwurf von parallelen Spezialprozessorarchitekturen und zugehörigen effizienten Compilern. Die wesentlichen Forschungsgebiete können hierbei wie folgt zusammengefasst werden: - Erforschung von Architekturen... - Modellierung und Simulation von Prozessorfeldern... - Retargierbare Abbildungsmethodik... - Co-Exploration von Architekturen und Abbildungen...

• DFG-Verfahren: Sachbeihilfen
• Internationaler Bezug: Frankreich
• Beteiligte Personen: Ronan Keryell; Bernhard Pottier; Professor Dr. Olivier Sentieys