Hoch-skalierbare (Hybrid-) Beam-Forming RF-Empfänger-Architektur

• Antragsteller: Professor Dr.-Ing. Friedel Gerfers
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung von 2018 bis 2022
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 397976366

• Erstellungsjahr: 2022

Zusammenfassung der Projektergebnisse

In diesem Projekt untersuchten wir den architektonischen Fortschritt von Sample-basierten Strahlformungsempfängern, die für zukünftige energieeffiziente, großflächige Strahlformungs-HF-Transceiver benötigt werden. Es wurde eine mathematische und architektonische Studie durchgeführt, um Unzulänglichkeiten zu extrahieren, die durch endliche Phasenauflösung und parasitäre Effekte verursacht werden. Dazu wurde ein vereinfachtes Systemmodell eines 12 GS/s 2x1 sub-sampling beam-forming track-and-hold (SSBS-TH) erstellt. Das Systemmodell wurde in einer 22-nm-FDSOI-CMOS-Technologie auf Transistorebene (Simulationen) implementiert, und die Ergebnisse wurden mit der Forschungsgemeinschaft geteilt. Es wurde eine Summenverstärkung von 4,4 dB mit einem SFDR von mehr als 57 dBc und einem SNR von über 53 dB erreicht. Außerdem wurde die Leistung eines einzelnen Samplers ohne Beamforming- Fähigkeit auf Chipebene implementiert. Der hergestellte 6-GS/s-Sampler (2x zeitverschachtelt) wurde zum ersten Mal erfolgreich mit aktivem Body Biasing betrieben, um die Bandbreite, das Settlingverhalten und den Leckstrom zu verbessern. Der Samplephasenmismatch wurde mit MATLAB untersucht und kalibriert. Es wurde ein SFDR über 64 dBc bis 2,8 GHz und ein SFDR >60 dBc für einen 3-GHz-Eingang erreicht, was über dem Stand der Technik liegt. Der SNR bleibt über 55 dBFS, während eine Gesamtbandbreite von 4,5 GHz gemessen wurde, was eine breitbandige Abtastung ermöglicht. Die Gesamtleistungsaufnahme des Chips beträgt nur 178 mW aus einer dreifachen 2 V/0,9 V/-0,8 V -Versorgung. Ein zweiter Chip wurde entwickelt und hergestellt, um die Abtastgeschwindigkeit auf 12 GS/s zu erhöhen und den Jitter durch eine andere Abtastarchitektur und damit eine weniger komplexe Takterzeugung zu reduzieren. Es wird ein SFDR > 58 dBc bis 6 GHz erreicht und das SNR bleibt über 55,5 dB, wobei der gemessene Jitter nur 26,3 fs beträgt. Der Leistungsverbrauch beträgt nur 143 mW aus einer dreifachen 2 V/0,9 V/-0,8 V - Versorgung. Weitere Untersuchungen wären notwendig, um den Sampler im SSBS-TH einschließlich des ADC zu implementieren, um einen energieeffizienten Strahlformungsempfänger zu bauen.

Projektbezogene Publikationen (Auswahl)

• “Body Biasing Techniques in CMOS FD-SOI for Mixed-Signal and RF Designs, “, in IEEE ICECS, Italy, 2019
  F. Gerfers and N. Lotfi and E. Wittenhagen and H. Ghafarian and Y. Tian and M. Runge
  
• “A Beam-Forming Track and Hold Amplifier, “ in Analog 2020 – 17. ITG/GMM-Fachtagung
  E. Wittenhagen and M. Runge and F.Gerfers
  
• “A Sub-Sampling Beam-Forming Summation Track and Hold for Software Defined Radio, “ in IEEE ISCAS 2020, Sevilla
  E. Wittenhagen and M. Runge and W. Keusgen and F.Gerfers
  
• “Mixed-Signal Beamforming and Down-Conversion Receiver”, TUB / Frauenhofer Institute, HHI, May 2020
  F. Gerfers, W. Keusgen
  
• "A 3 GS/s >55 dBFS SNDR Time-Interleaved RF Track and Hold Amplifier with >67 dBc SFDR up to 3 GHz in 22FDX," in IEEE RFIC, USA, 2021
  E. Wittenhagen, P. Artz, P. Scholz and F. Gerfers
  
• “Advanced Mixed Signal Concepts Exploiting the Strong Body-Bias Effect in CMOS 22FDX®“, TCAS-I, 2021
  E. Wittenhagen and M. Runge and N. Lotfi and H. Ghafarian and Y. Tian and F. Gerfers