Schnellste Digital-Analog-Umsetzer mit geringer Verlustleistung in FDSOI-CMOS-Technologie für die ultrabreitbandige Datenübertragung

• Antragsteller: Professor Dr.-Ing. Manfred Berroth
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung von 2015 bis 2022
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 276016065

In der ersten zweijährigen Phase des Fördervorhabens „Schnellste Digital-Analog-Umsetzer mit geringer Verlustleistung in FDSOI-CMOS-Technologie für die ultrabreitbandige Datenübertragung“ wurden neuen Schaltungskonzepte für extrem schnelle und breitbandige Digital-Analog-Umsetzer (DAU) in CMOS-Technologie erforscht. Zur Demonstration der Konzepte wurde ein 128 GS/s 8 bit DAU mit 256 kB On-Chip-Speicher in einer 28 nm FDSOI CMOS-Technologie entworfen und zur Prozessierung beauftragt.Bei den neuen Schaltungskonzepten ist an erster Stelle ein spannungsbasierter, segmentierter 8-bit-DAU-Kern mit Umsetzungsraten bis 64 GS/s zu nennen. Der DAU-Ausgang besteht aus 15 unären Stufen für die vier MSBs und einem binär gewichteten Netzwerk für die vier LSBs. Eine unäre Stufe besteht aus einem CMOS-Inverter und einem in Serie geschalteten Widerstand. Der binär gewichtete Teil besteht aus vier CMOS-Invertern und einem vierstufigen R-2R-Netzwerk. Dieser spannungsbasierte DAU-Kern zeigt, dass extrem schnelle DAU-Kerne auch in einer spannungs-basierten Technik umsetzbar sind, neben der herkömmlichen strombasierten Architektur, welche eine erhöhte Versorgungsspannung benötigt. Der große Vorteil der neuen Architektur liegt dabei in der niedrigeren Versorgungsspannung, welche der Nennversorgungspannung der schnellen digitalen CMOS-Logik entspricht. Die Verlustleistung dieses 64 GS/s DAU-Kerns beträgt nur 1,17 W. Eine wichtige Schaltungsinnovation zur Umsetzung des 64-GS/s-DAUs mit 32-GHz-Taktpfaden sind auf CMOS-Invertern basierende Treiberketten mit Widerstandrückkopplung, durch welche die Taktpfadbandbreite erhöht wird. Die zweite Schlüsselkomponente des Demonstrator-ICs ist ein analoger Multiplexer (AMUX), welcher die Ausgangssignale von zwei 64 GS/s DAU-Kernen zeitverschachtelt am Ausgang zu einem 128-GS/s-Signal vereinigt. Solch ein schneller AMUX wurde in diesem Vorhaben erstmalig in CMOS-Technologie umgesetzt.Bei einer erfolgreichen Demonstration wird dieser IC nach heutigem Stand und Wissen mit 128 GS/s der schnellste monolithisch integrierte elektronische DAU sein und mit 32 GHz außerdem der DAU mit der höchsten analogen Ausgangsbandbreite in CMOS-Technologie.Das erste Ziel der Projektfortsetzung ist, den Demonstrator-IC in Betrieb zu nehmen und die Signalqualität der verschiedenen Teile des DAUs und der gesamten Schaltung zu charakterisieren. Da im implementierten DAU verschiedene lineare und nichtlineare Effekte auftreten, welche das Ausgangssignal verzerren und die Auflösung des DAUs beschränken, sollen in der Fortsetzungsphase auch Verfahren für die Kompensation dieser Effekte erforscht und angewendet werden. Zuletzt sollen entsprechend vorverzerrte Signale auf dem AWG-Modul ausgegeben und damit verschiedene Anwendungsfälle demonstriert werden. Die Anwendungsdemonstration soll dabei sowohl extrem breitbandige Signale wie auch Mikro- und mm-Wellensignale, z.B. für den Mobil- und Datenfunk der 5. Generation (5G) umfassen.

• DFG-Verfahren: Sachbeihilfen
• Mitverantwortlich: Dr.-Ing. Markus Grözing