Entwurfsverfahren für digitale Logik mit Optimierung für Zuverlässigkeit und Lebensdauer

• Antragsteller: Professor Dr.-Ing. Heinrich Theodor Vierhaus
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung von 2013 bis 2017
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 239166496

Hochintegrierte Schaltungen und Systeme, die auf der Basis von Nano-Strukturen implementiert werden, zeigen eine zunehmende Empfindlichkeit gegen transiente Fehlereffekte einerseits und permanente Fehler durch vorzeitige Verschleißeffekte andererseits. Techniken des fehlertoleranten Rechnens sind seit langem bekannt, sie sind aber bezüglich des Zusatzaufwandes an Hardware und Energie relativ hoch und in vielen Fällen nur auf bestimmte Schaltungen oder Fehlertypen anwendbar. Techniken der eingebauten Selbstreparatur für Logik sind bisher kaum verwendet worden. Im geplanten Projekt soll versucht werden, zur Reduzierung des Overheads gezielt und selektiv die Baugruppen eines Systems mit abgestimmten Fähigkeiten der Fehlererkennung und sogar der eingebauten Selbstreparatur zu versehen, die für die Systemfunktion insgesamt kritisch sind. Dazu wird eine angepasste Entwurfsmethodik auf der Register-Transfer- und der Logik-Ebene benötigt, die mit eingeführten Standards der Entwurfstechnologie optimal kombinierbar sein soll. Damit soll es erstmals möglich sein, Eigenschaften der Fehlertoleranz einerseits und Maßnahmen zur gezielten Verlängerung der Lebensdauer andererseits genau im benötigten Maß in den Entwurf einzubauen, um die Kosten insgesamt zu minimieren.

• DFG-Verfahren: Sachbeihilfen