Entwicklung effizienter und flexibler VLSI-Architekturen für die Kanaldecodierung in drahtlosen Multi-Gigabit-Kommunikationssystemen auf Basis von LDPC-Codes.
Zusammenfassung der Projektergebnisse
In diesem Projekt haben wir erstmals den gesamten Design-Space hochratiger LDPC-Decoder aufgezeigt. Die Bewertung des Entwurfsraumes erfolgte mittels neuer, systemorientierter Metriken. Wir stellten eine Methodik zum architekturbasierten Code Design vor. In einem exiblen Mehrantennensystem demonstrierten wir den gemeinsamen Entwurf von Decoder Architektur und LDPC-Code. Wir präsentierten erstmals die sogenannten Low-Density MIMO-Codes. Mit diesen Codes kann sowohl die Komplexität des Decoders als auch des Detektors deutlich reduziert sowie die nachrichtentechnische Performanz gesteigert werden. In einer Studie über die Zuverlässigkeit von LDPC-Decodern stellten wir eine neue Methodik vor, die transiente Fehler auf Hardware Ebene berücksichtigt ohne dass die nachrichtentechnische Performanz beeinflusst wird. Die detailierte Untersuchung erlaubt uns mit geringem Aufwand robuste LDPC-Decoder zu implementieren. Ein weiterer wichtiger Punkt unserer Untersuchungen basiert auf LDPC-Decoder Architekturen für sehr hohe Datenraten. Die von uns vorgestellte Architektur verarbeitet deutlich mehr als 100 Gbit/s. Damit präsentierten wir den schnellsten LDPC Decoder, der bisher publiziert wurde. Diese Architektur weist eine sehr hohe Flächeneffzienz auf. Bei unserer Untersuchung in Bezug auf energieeffziente Decodierung entwickelten wir mehrere Ansätze zur Reduktion des Energieverbrauchs. Des Weiteren untersuchten wir verschiedenen Methoden zur Optimierung einzelner Iterationen.
Projektbezogene Publikationen (Auswahl)
- On Complexity, Energy- and Implementation-Efficiency of Channel Decoders. In: Communications, IEEE Transactions on 59.12 (2011), S. 3301-3310
F. Kienle, N. Wehn und H. Meyr
(Siehe online unter https://dx.doi.org/10.1109/TCOMM.2011.092011.100157) - ASIC Design of a Gbit/s LDPC Decoder for Iterative MIMO Systems. In: Proc. Int Computing, Networking and Communications (ICNC) Conf. 2012, S. 192-197
C. Gimmler, F. Kienle, C. Weis, N. Wehn und M. Alles
(Siehe online unter https://dx.doi.org/10.1109/ICCNC.2012.6167409) - Design Space of Flexible Multi-Gigabit LDPC Decoders. In: Hindawi VLSI Design Journal 2012 (2012)
P. Schläfer, M. Alles, C. Weis und N. Wehn
- FPGA-based Rapid Prototyping Platform for MIMO-BICM Design Space Exploration. In: Proc. IEEE International Conference on ReCon-Figurable Computing and FPGAs 2012. 2012
C. Gimmler-Dumont, P. Schläfer und N. Wehn
- A New Dimension of Parallelism in Ultra High Throughput LDPC Decoding. In: IEEE Workshop on Signal Processing Systems (SIPS). Taipei, Taiwan, 2013
P. Schläfer, N. Wehn, T. Lehnigk-Emden und M. Alles
- Cross-Layer Error Resilience and Its Application to Wireless Communication Systems. In: Journal of Low Power Electronics (JOLPE) 9.1 (2013)
C. Gimmler-Dumont, M. May und N. Wehn
