Spezifikation, Verifikation und Sythese global asynchroner - lokal synchroner (GALS) Systeme und Schaltungen

• Applicant: Professor Dr. Wolfgang Reisig
• Subject Area: Theoretical Computer Science
• Term: from 2004 to 2006
• Project identifier: Deutsche Forschungsgemeinschaft (DFG) - Project number 5428633

Anforderungen an Systeme zur mobilen Kommunikation führen zu immer komplexeren Schaltungen. Es wird zunehmend schwieriger, diese Schaltungen mit herkömmlichen Methoden des synchronen Schaltungsentwurfs zu implementieren. Insbesondere wachsen Probleme der Taktsynchronisation, der elektromagnetischen Interferenz und des Energieverbrauchs. Zur Lösung dieser und anderer Probleme bieten sich asynchrone Schaltungstechniken an; insbesondere global asynchrone, aber lokal synchrone Systeme ("GALS"). Effektive Verfahren zum durchgängigen Entwurf und zur Implementierung von GALS sind jedoch zur Zeit nicht verfügbar. In diesem Projekt werden Methoden entwickelt, um GALS zu entworfen, insbesondere für Schaltungen mobiler Kommunikationssysteme. Die Entwurfsmethodik basiert wesentlich auf Petrinetzen. Drei Arbeitsgruppen kombinieren ihre Kompetenzen zu theoretischen Grundlagen, technischen Lösungen und praktischen Anforderungen und entwickeln gemeinsam eine durchgängige und effiziente Entwurfsmethode (Designflow) von der Spezifikation und Verifikation über Schaltungssynthese bis zur Implementierung als integrierte Schaltungen. Sie demonstrieren die Leistungsfähigkeit ihrer Methoden mit einem exemplarischen Entwurf. Das Ergebnis dieses Projektes trägt dazu bei, Techniken des asynchronen Schaltungsentwurfs für Industrie und Forschung zugänglich zu machen und die Aktivitäten auf diesem Gebiet in Deutschland zu bündeln.

• DFG Programme: Research Grants
• Participating Person: Professor Dr. Holger Schlingloff