Dynamisch rekonfigurierbarer Coprozessor für Netzwerkprozessoren

• Antragsteller: Professor Dr.-Ing. Erik Maehle
• Fachliche Zuordnung: Rechnerarchitektur, eingebettete und massiv parallele Systeme
• Förderung: Förderung von 2003 bis 2011
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 5406735

Zukünftige Internet-Router müssen flexibel sowohl an sich ständig ändernde Protokolle und Standards als auch an dynamisch variierende Verkehrsprofile anpassbar sein. Softwareprogrammierbare Netzwerkprozessoren, die chipintern als Multiprozessoren mit Coprozessoren für zeitkritische Teilaufgaben ausgelegt sind, können diese Anforderungen prinzipiell noch erfüllen. Derzeit sind allerdings nur starr vorgegebene Coprozessoren üblich. Um eine flexiblere Anpassbarkeit und damit weitere Leistungssteigerung zu ermöglichen, wird im vorliegenden Projekt ein Konzept auf der Basis von FPGAs mit Prozessorkern untersucht, das eine externe Anbindung eines Coprozessors mit dynamisch rekonfigurierbarer Logik für Hardware Assists über die Netzwerkschnittstelle vorsieht. Im Coprozessor teilt ein Dispatcher die Paketströme vom Netzwerkprozessor auf die Hardware Assists auf, ein Manager übemimmt längerfristiger die dynamische Rekonfiguration je nach Verkehrsprofil. Die dazu erforderlichen Verfahren werden mittels Simulation erarbeitet. Die praktische Erprobung des Konzeptes erfolgt anhand eines Versuchsaufbaus mit einem Netzwerkprozessor und einer FPGA-Karte. Als Beispielanwendungen werden die Verschlüsselung von Paketen für IPsec sowie die Umkodierung komprimierter Videoströme für unterschiedliche Endgeräte betrachtet.

• DFG-Verfahren: Schwerpunktprogramme
• Teilprojekt zu: SPP 1148: Rekonfigurierbare Rechensysteme
• Beteiligte Person: Professor Dr.-Ing. Thilo Pionteck