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Optimierung von Multiplizierern für rekonfigurierbare Logik

Fachliche Zuordnung Rechnerarchitektur, eingebettete und massiv parallele Systeme
Förderung Förderung von 2019 bis 2022
Projektkennung Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 426369132
 
Ziel dieses Forschungsprojekts ist die Entwicklung von Algorithmen für den Entwurf von ressourcen- und energieeffizienten Multiplikationen auf Field-Programmable Gate Arrays (FPGAs). Multiplikationen gehören zu den elementarsten arithmetischen Operationen, entweder für sich genommen oder als grundlegende Bausteine von Arithmetik höherer Ordnung wie etwa Divisionen oder Funktionsapproximationen.Auch wenn die Implementierung von Multiplikationen seit den 1950er Jahren untersucht und verbessert wurde, erfordert das Aufkommen von feldprogrammierbare Logik (FPGAs) als wichtige Implementierungsplattform neue Konzepte, da für FPGAs eine architekturangepasste Implementierung unerlässlich ist. Die Anwendungsbereiche reichen von sehr kleinen Wortlängen (wie sie z.B. in neuronalen Netzen benötigt werden) bis hin zu sehr großen Wortlängen (z.B. kryptografische Anwendungen).Die hier vorgeschlagene Arbeit wird untersuchen, wie der große Bereich der relevanten Multiplikationen, der von 2 Bit bis zu mehreren hundert Bit Wortlänge reicht, effizient umgesetzt werden kann.Dazu wird ihre Zusammensetzung aus kleineren Multiplizierern sowie die Kombination von logikbasierten und eingebetteten Multiplizierern im kleinen und großen Maßstab optimiert.Darüber hinaus soll das Potenzial von Kostensenkungen untersucht werden, welche sich durch relaxierte Genauigkeitseinschränkungen im Approximate Computing bzw. für Verfahren zur Truncation ergeben.Um diese Probleme kombiniert anzugehen, soll ein einheitliches Framework entwickelt werden, das auf einer kürzlich eingeführten Multiplikations-Kachelungsidee basiert.
DFG-Verfahren Sachbeihilfen
Internationaler Bezug Frankreich, Schweden
 
 

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