Für universelle Ultrasubmicron-Technologien geeigneter Hochgeschwindigkeits Low Power Analog/Digital Wandler basierend auf einem Tracking-ADC System
Zusammenfassung der Projektergebnisse
Mit der Untersuchung des „Algorithmischen Tracking ADCs“ im Rahmen des vorliegenden Projekts wurde untersucht, inwieweit eine Erhöhung des digitalen Takts ohne Rücksichtnahme auf die vergleichsweise konstante Verzögerung des (analogen) Komparators sich positiv auf wesentliche Eigenschaften des neuen Tracking ADCs auswirken. Es hat sich gezeigt, dass durch entsprechende Auslegung des Digitalen Subsystems (Zähler, digitale Datenverarbeitung, Wahl der Sprunghöhe im DAC-Rückkopplungspfad, Kompensation der Nichtlinearitäten) ein performanter und gleichzeitig konfigurierbarer ADC konzipiert, der sowohl als Tracking-ADC, aber auch als „Digital Ramp ADC“ und „SAR-ADC“ ausgelegt werden kann. Durch die Wahl einer schnellen Zählerfrequenz deutlich oberhalb der Verzögerungszeit des Komparators (und DACs im Rückkopplungspfad) kann erwartungsgemäß die Datenrate des ADCs erheblich gesteigert werden. Es hat sich aber auch gezeigt, dass sich wesentliche Eigenschaften des ADCs ebenfalls verbessern lassen (wie z.B. die PVT-Abhängigkeiten der wenigen verbleibenden analogen Komponenten), indem eine „Inverse Konversion“ des Digitalen Signals zur Kalibrierung herangezogen wird. Der vorliegende „Algorithmische Tracking ADC“ ist erheblich performanter als ein herkömmlicher Tracking-ADC und als übliche, von der Technologie her vergleichbare SAR ADCs. Die meßtechnische Verifikation verortet den ASIC-2 mit 7,64 bit ENOB nahe am theoretischen Maximum von 8 bit, bietet aber eine Wandlungsrate von 1.39 MS/s mit 277.26 Mbit/s bei einer möglichen Bandbreite von 3.8 MHz. Die „Tracking & correction“ Kompensationsmethode bietet ein maximales SINAD von 36.72 dB, was einer effektiven Auflösung von 5.81 bit entspricht. Mit dem Verfahren der „Inversen Kompensation” wird SINAD auf 42.01 dB bzw. 6.68 bit Auflösung verbessert. Die Leistungsaufnahme der 65nm-ASIC-Implementierung weist für die „Inverse Kompensation“ mit 4.08 mW (bzw. 211.2 fJ/c.-s.) eine etwas höhere Leistungsaufnahme im Vergleich zur „Tracking & correction“-Methode mit 3.56 mW (129.2 fJ/c.-s.) auf. Durch die am Ende des Vorhabens vorgenommene Erweiterung der Verfahren auf eine nominelle Auflösung von 12 bit und eine 28nm Zieltechnologie sollten die Verfahren mit anspruchsvolleren Zielgrößen bestätigt werden, was jedoch aufgrund eines Fertigungsfehlers des ASIC-3 nicht meßtechnisch bestätigt werden konnte, sondern ausschließlich auf Post-layout Simulationen beruht. Dennoch zeigen die Post-Layout- Simulationen mit einer Schrittgenerierungsfrequenz von 4 GHz eine durchschnittliche Konversionsrate von 723 MS/s (im Vergleich zu 308 MS/s bei 65nm), sowie eine effektive Auflösung von 10.14 bit (SINAD: 62.80 dB). Wiederum zeigte sich die Eignung des „Inversen Kompensationsverfahrens“ zur Unterdrückung der Nichtlinearitäten. Insgesamt zeigt sich, dass die Energieeffizienz mit 9.8 fJ/c.-s. nochmals um Faktor 13 besser ist als bei ASIC-2, was bestätigt, dass dieses fast ausschließlich digitale Verfahren seine Stärken bei kurzkanaligen, für digitale Implementierungen ausgelegte Technologien ausspielt. Auch im Vergleich mit einem Pipeline SAR ADC mit 12.1 fJ/c.-s. und einer Informationsdichte von 276.3 G Info/s zeigen sich die Vorteile des „Algorithmic Tracking ADCs“, der hier 815.8 G Info/s liefert. Abschließend läßt sich festhalten, daß der Fortschritt bei Halbleitertechnologien, die besonders gut für digitale Schaltungen skalieren, große Chancen für bisherige Nischenarchitekturen (wie die des Tracking-ADCs, der eigentlich bislang nur für die Kontrolle einer weitgehend konstanten bzw. langsam ändernden Eingangsgröße eingesetzt wurde) bietet. Der algorithmische Aufwand ist groß, jedoch vergleichsweise günstig (von der Layoutfläche und Leistungsverbrauch her) und stellt kein unüberwindbares Hindernis dar, da die Algorithmik in Semicustom-Methodik realisiert werden kann. Der Komparator als verbleibende zentrale analoge Komponente kann mit seinen realen (und nichtlinearen) Eigenschaften und PVT-Variationen durch das Aufdoppeln und „Herausrechnen“ (durch das Verfahren der „Inversen Kompensation“) gut beherrscht werden. Insofern ist der „Algorithmische Tracking ADC“ eine durchaus attraktive Alternative zu bisherigen SAR- ADCs, und eine deutlich performantere Verbesserung im Vergleich zu konventionellen Tracking-ADCs.
Projektbezogene Publikationen (Auswahl)
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A Reconfigurable Arithmetic ADC for FPGA Implementations. In: ITG-Fachbericht, 293. In: Analog 2020; 17th ITG/GMM-Symposium, S. 11-15, VDE, Online, ISBN 978-3-8007-5335-2 28.-30. September 2020
Oliver Bachmann, Klaus Hofmann
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Oversampled Self-Adaptive Tracking (OSAT) Analog to Digital Converter. patent DE 102019115612A1. Dec. 2020
Oliver Bachmann and Klaus Hofmann
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“A novel Approach for Extending the Bandwidth Limitation of Tracking-ADCs”. In: 9th International Conference on Modern Circuits and Systems Technologies (MOCAST). 2020
Oliver Bachmann and Klaus Hofmann
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Dissertation Algorithmic Tracking Scheme Analog-to-Digital Converter (Verlagsversion) Darmstadt, Technische Universität
Oliver Bachmann
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Self-Adaptive-Correction-Unit (SACU) for timecontinuous Analog to Digital Converter. patent: DE 102020102931. Aug. 2021
Oliver Bachmann and Klaus Hofmann
