Online-Ausfallvorhersage mikroelektronischer Schaltungen mittels Alterungssignaturen
Zusammenfassung der Projektergebnisse
Mikroelektronische Schaltungen sind von Lebensdauer-begrenzenden Alterungsvorgängen betroffen. Das OASIS Projekt hatte die Zielstellung, Methoden der Alterungsanalyse und Verfahren und Strukturen zur Online-Überwachung zu entwickeln, welche alterungsbedingte Degradierungen während des Betriebs detektieren und indizieren und somit einem Ausfall im Feld vorbeugen können. Am Anfang standen umfangreiche Untersuchungen zur Datengewinnung von Alterungsmechanismen und deren Auswirkungen auf mikroelektronische Schaltungen im Mittelpunkt. Daraufhin wurden neuartige PCM (Parameter Control Measurement)-Strukturen entwickelt, deren Analyse bei künstlicher Alterung die Auswirkungen der wichtigsten Degradationsursachen (Negative Bias Temperature Instability (NBTI), Hot Carrier Degradation (HCD), Elektromigration) und deren Modellierung ermöglichte. Es wurde eine Monitoring-Architektur für gemischt-analog-digitale Systeme konzipiert. Die Einbindung von Alterungsmonitoren und Testverfahren erfolgt mittels rekonfigurierbarer Schiebenetze. Hierfür wurden erstmals skalierbare formale Modellierungsmethoden entwickelt, die die Entwurfsverifikation und Analyse komplexer Schiebenetze erlaubt. Basierend auf diesem Modell können auch minimale Zugriffsmuster auf Instrumente in dem Schiebenetz berechnet werden. Die Ausstattung von Schaltungen mit Monitoren und Infrastruktur öffnet potentielle Seitenkanäle für Angriffe. Diesem Sicherheitsproblem wurde auf logischer Ebene mit Zugriffsfiltern für Schiebenetze begegnet. Diese Filter implementieren äußerst effizient eine feingranulare Zugriffsverwaltung in der Schaltung. Neuartige Workload-Monitore mit nur geringem Platzverbrauch und konfigurierbare Stabilitätschecker wurden entwickelt, um den in Schaltungsstrukturen während des Betriebs induzierten Stress abzuschätzen, bzw. den Fortschritt der alterungsbedingten Degradierung auf dem Chip nebenläufig zu messen. Die optimale Anzahl und Platzierung von Stabilitätscheckern wurde dabei basierend auf einem mittleren oder einem erwarteten Nutzungsprofil bestimmt. Dieses Monitorkonzept wurde auf Basis der IMS CHIPS eigenen 0.5µm CMOS Technologie realisiert und befindet sich zurzeit in der Evaluierung mit Methoden der beschleunigten Alterung. Darüber hinaus wurde eine Architektur speziell für den effizienten eingebauten Test kleiner Verzögerungsfehler bei erhöhter Frequenz (FAST) vorgestellt, die die Kosten für solche Tests reduziert und einen autonomer periodischen Test im Feld mit hoher Fehlerabdeckung gestattet. Innovative Testalgorithmen, welche die hohe Anzahl von Signalen mit unbekannten (X) Werten, die bei FAST auftreten, akkurat behandeln, erlauben darüber hinaus eine höhere Fehlerabdeckung, als mit konventionellen n-wertigen Algorithmen prinzipiell möglich ist. Da Prozessvariationen die Fehlerabdeckung einer Testmenge bzgl. kleiner Verzögerungsfehler beeinträchtigen kann, wurde ein deterministischer Algorithmus vorgeschlagen, der eine sehr hohe Testeffizienz (Erkennung prinzipiell erkennbarer Fehler) erreicht. Diese Arbeit wurde mit dem Best Paper Award des IEEE European Test Symposiums 2014 ausgezeichnet. Die Erkenntnisse aus den Alterungsexperimenten flossen in die Entwicklung einer Simulationsumgebung zur Bestimmung nicht-funktionaler Eigenschaften (non-functional properties, NFPs) ein, in der Abhängigkeiten von Eigenschaften berücksichtigt werden. Die hohe Effizienz des Ansatzes bei hoher Genauigkeit wurde durch eine ebenen-übergreifende Simulation mit abschnittsweiser Auswertung auf unteren Ebenen erreicht. So kann der kumulierte Effekt von unterschiedlichen Alterungsvorgängen, wie NBTI oder HCD, gleichzeitig analysiert werden. Die im OASIS-Projekt entwickelten Konzepte und Modelle im Bereich des Alterungs-Online-Monitoring können direkt in Fehlertoleranz-Architekturen, beispielsweise mit dedizierten strukturellen Redundanzen, integriert werden. Dies ermöglicht eine kostengünstige und erhebliche Verlängerung der Lebensdauer mikroelektronischer Schaltungen und Systeme.
Projektbezogene Publikationen (Auswahl)
- On-line Failure Prediction Circuit with Real Time Degradation Monitor. ICT.OPEN, 2011
S. Chun, C. Comtesse, Y. Zhang, and J. Burghartz
- A Novel Built-in Aging Detection Architecture for Mixed-Signal Integrated Circuits. Proc. IEEE Conference on PhD Research in Microelectronics and Electronics (PRIME) 2012, pp. 67-70
S. Chun, J. D. Schulze-Spuentrup, J. Burghartz
- Design of online aging sensor architecture for mixed-signal integrated circuit. Proc. IEEE International Semiconductor Conference Dresden - Grenoble (ISCDG), 2013, pp. 1-4
S. Chun, J. D. Schulze-Spuentrup, J. Burghartz
- Modeling, Verification and Pattern Generation for Reconfigurable Scan Networks. Proc. IEEE International Test Conference (ITC'12), Anaheim, California, USA, Nov. 6-8, 2013, pp. 1-9
R. Baranowski, M.A. Kochte, H.-J. Wunderlich
- Synthesis of Workload Monitors for On-Line Stress Prediction. Proc. 16th IEEE Symp. Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFTS), New York City, NY, USA, 2-4 Oct, 2013, pp. 137-142
R. Baranowski, A. Cook, M.E. Imhof, C. Liu, H.-J. Wunderlich
- Exact Logic and Fault Simulation in Presence of Unknowns. ACM Transactions on Design Automation of Electronic Systems (TODAES), Vol. 19(3), June, 2014, pp. 28:1-28:17
D. Erb, M.A. Kochte, M. Sauer, S. Hillebrecht, T. Schubert, H.-J. Wunderlich, B. Becker
(Siehe online unter https://doi.org/10.1145/2611760) - FAST-BIST: Faster-than-At-Speed BIST Targeting Hidden Delay Defects. Proc. IEEE International Test Conference (ITC'14), Seattle, Washington USA, October 21-23, 2014
S. Hellebrand, T. Indlekofer, M. Kampmann, M.A. Kochte, C. Liu, H.-J. Wunderlich
(Siehe online unter https://doi.org/10.1109/TEST.2014.7035360) - Multi-Level Simulation of Non-Functional Properties by Piecewise Evaluation. ACM Transactions on Design Automation of Electronic Systems (TODAES), Vol. 19(4), August, 2014, pp. 37:1-37:21
N. Hatami, R. Baranowski, P. Prinetto, H.-J. Wunderlich
(Siehe online unter https://doi.org/10.1145/2647955) - Variation-Aware Deterministic ATPG. Proc. 19th IEEE European Test Symposium (ETS'14), Paderborn, Germany, May 26-30, 2014, pp. 87- 92 (Best paper award IEEE ETS 2014)
M. Sauer, I. Polian, M.E. Imhof, A. Mumtaz, E. Schneider, A. Czutro, H.-J. Wunderlich, B. Becker
(Siehe online unter https://doi.org/10.1109/ETS.2014.6847806)
