Test und Diagnose in Nanoscale-Technologien
Final Report Abstract
Das Forschungsprojekt „Test und Diagnose in Nanoscale-Technologien“ hat sich mit Fertigungsdefekten in digitalen Schaltungen auseinandergesetzt, welche in neuartigen Nanoscale Integration (NSI) Technologien hergestellt werden. NSI-Technologien weisen im Vergleich mit konventionellen Very Large Scale Integration (VLSI) Fertigungsprozessen Strukturgrößen von deutlich unter 100 Nanometern auf; dadurch können NSI-Schaltungen Hunderte Millionen von Transistoren enthalten. Gleichzeitig führt die Komplexität der Fertigungsprozesse zu neuartigen Ausfallmechanismen, die von bekannten Testverfahren nur unzureichend abgedeckt werden. Das Forschungsprojekt hat sich einerseits mit der Modellierung der Fertigungsdefekte in NSI-Technologien beschäftigt. Andererseits ist eine Reihe von Algorithmen zur adäquaten Berücksichtigung solcher Defekte und Ausfälle während des Entwicklungsund Fertigungsablaufs entwickelt und auf akademische und industrielle Benchmarks angewendet worden. In der ersten Förderperiode (s. entsprechenden Arbeitsbericht) sind schwerpunktmäßig drei Klassen von Fertigungsdefekten betrachtet worden: resistive Kurzschlussdefekte, Unterbrechungseffekte und Integritätsverletzungen im Spannungsversorgungsnetzwerk der Schaltung (Power Droop). Für diese Defektklassen sind Fehlersimulations- und automatische Testmustergenerierungsverfahren entwickelt worden, die einerseits im Vergleich zu früheren Ansätzen deutlich genauere elektrische Modelle verwenden und andererseits auf große Schaltungsblöcke, wie sie in der Industrie eingesetzt werden, anwendbar sind. Für resistive Kurzschlüsse wurde eine effiziente intervallbasierte Herangehensweise gewählt, wobei die Intervalle komplexes elektrisches Verhalten am Defektort beschreiben und ihre Grenzen auch von Parametern wie Versorgungsspannung und Temperatur abhängen. Bei der Behandlung von Unterbrechungsdefekten wurde punktuell auch mit Anbietern von kommerziellen Entwurfswerkzeugen zusammengearbeitet, um die entwickelten Verfahren in gängige Extraktions- und Testmustergenerierungsabläufe zu integrieren. Zur Entdeckung von Power-Droop- Effekten sind Verfahren zur Erzeugung von Sequenzen vorgeschlagen worden, die starke Schwankungen der Schaltaktivität und folglich der Leistungsaufnahme hervorrufen. In der zweiten Förderperiode sind einerseits weitere massive Fortschritte bei Testverfahren für Unterbrechungsdefekte und für Power Droop erzielt worden. Es sind völlig neue Testmustergenerierungsansätze vorgestellt worden, die auf Fortschritten in SAT-Technologie und in SAT Modulo Theory (SMT) basieren. Außerdem ist eine weitere Klasse von Integritätsverletzungen im Spannungsversorgungsnetzwerk der Schaltung vertieft betrachtet worden, nämlich IR-Drop. In Kooperation mit LIRMM Montpellier ist genaue Modellierung und effiziente Simulation solcher Effekte untersucht worden. Zusammen mit Kyushu Institute of Technology in Fukuoka (Japan) ist ein Testmustergenerierungsansatz für Effekte im Spannungsversorgungsnetzwerk entstanden, der eine flexible Kontrolle der Schaltaktivität erlaubt und zum ersten Mal auch beweisbare Aussagen über ihren geringstes oder höchstes Ausmaß erlaubt. Zusätzlich zu Testverfahren für konkrete Defektklassen ist im Rahmen des Projekts ein allgemeiner Ansatz zur Modellierung von komplexen Entdeckungsbedingungen auf Logikebene vorgeschlagen worden: das Conditional Multiple Stuck-At (CMS@) Modell und seine Erweiterung, ECMS@. Für diese Modelle sind effiziente Algorithmen entwickelt worden. Ferner ist zur Vermeidung von Ausbeuteverlusten wegen fälschlich aussortierten defektfreien Schaltungen (Overtesting) eine Darstellung von funktionalen Bedingungen mittels Craig- Interpolanten eingeführt und in den Testmustergenerierungsprozess integriert worden. Zusammen mit der Universität Stuttgart ist weiterhin ein generischer Ansatz zur Erzeugung von Testmustern für Schaltungen unter starken Parametervariationen vorgeschlagen worden. Die Projektergebnisse wurden in Top-Konferenzen des Gebiets (ITC, ETS, VTS, DATE, ATS) und einer Reihe kleinerer Tagungen veröffentlicht. Zwei Beiträge (DATE 2014 und ETS 2014) haben den Best Paper Award der jeweiligen Tagung gewonnen.
Publications
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“Multi-Conditional SAT-ATPG for Power-Droop Testing,” IEEE European Test Symposium, Annecy, pages 170-175, 2012
Alexander Czutro, Matthias Sauer, Tobias Schubert, Ilia Polian, and Bernd Becker
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„Functional Test of Small-delay Faults Using SAT and Craig Interpolation,” International Test Conference (ITC), Anaheim, paper 6.3, 2012
Matthias Sauer, Stefan Kupferschmidt, Alexander Czutro, Ilia Polian, Sudhakar Reddy, and Bernd Becker
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“MIRID: Mixed-mode IR-drop Induced Delay Simulator,” IEEE Asian Test Symposium (ATS), Yilan, Taiwan, pages 177-182, 2013
Jie Jiang, Marianne Comte, Marina Aparicio Rodriguez, Florence Azais, Michel Renovell, and Ilia Polian
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“Variation-Aware Deterministic ATPG,” IEEE European Test Symposium (ETS), Paderborn, 2014. Best Paper Award
Matthias Sauer, Ilia Polian, Michael E. Imhof, Abdullah Mumtaz, Eric Schneider, Alexander Czutro, Hans-Joachim Wunderlich, and Bernd Becker
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„Efficient SMT-based ATPG for Interconnect Open Defects,” Conf. on Design, Automation and Test in Europe (DATE), Dresden, 2014. Best Paper Award
Dominik Erb, Karsten Scheibler, Matthias Sauer, and Bernd Becker
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„On Optimal Power-aware Path Sensitization,” 25nd IEEE Asian Test Symposium (ATS), Hiroshima, 2016
Matthias Sauer, Jie Jiang, Sven Reimer, Kohei Miyase, Xiaoqing Wen, Bernd Becker, and Ilia Polian
